Soutenance de thèse d'Aomar BOURENANE

Vendredi 09.12.2022
Horaires :
De 09:30 à 11:30

Adresse :

Campus de Brest - Grand Amphithéâtre

Monsieur Aomar BOURENANE du département MEE et du laboratoire Lab-STICC soutiendra publiquement ses travaux de recherche sur les :

 

Power-efficient serially concatenated convolutional code decoders for high throughput satellite downlinks

 

Avis de soutenance

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Résumé : Proposés dans les années 90, les Serially Concatenated Convolutional Codes (SCCC) ont été adoptés par l’Agence spatiale européenne et sont inclus dans le standard 131.2 B 1 du CCSDS. Ce standard est principalement destiné à la télémétrie à haut débit de données, telle que l’application de télémétrie Earth Exploration Satellite Services, qui nécessite des débits de décodage très élevés, supérieurs à 10 Gbps avec des modulations d’ordre élevé (128 APSK et 256 AP SK). Si des débits de données aussi élevés sont possibles d’un point de vue théorique grâce à des schémas de codage et de modulation efficaces, ils sont difficiles à atteindre du point de vue pratique par le récepteur et nécessitent de traiter le signal avec des architectures hautement parallèles. Cependant, cette augmentation du parallélisme induit une forte consommation énergétique du côté du récepteur, ce qui peut provoquer une surchauffe des circuits Field Programmable Gate Array, qui sont les principales cibles d’implémentation dans ce contexte de télémétrie à haut débit par satellite. Au cours de cette thèse, plusieurs contributions originales sont donc proposées pour améliorer le débit du décodeur SCCC ainsi que son utilisation des ressources matérielles et sa consommation d’énergie. La première contribution majeure est la proposition d’une nouvelle architecture appelée Asymmetrical Shuffled Decoding (ASD), qui exploite les avantages de la structure interne du décodeur SCCC et du parallélisme de décodeur composant. Cette contribution double le débit du schéma de base utilisé comme référence et augmente l’efficacité du matériel, offrant ainsi jusqu’à 40% d’économie au niveau de la consommation d’énergie totale par rapport au schéma de base. La deuxième contribution majeure est la proposition de deux schémas alternatifs basés sur le schéma ASD en incorporant judicieusement plus de techniques de parallélisme avec des ressources matérielles adaptées. Les deux nouveaux schémas triplent le débit global du décodeur par rapport au schéma de base et atteignent 50% de débit en plus par rapport au schéma ASD. Ils permettent d’économiser jusqu’à 54% de la consommation totale d’énergie des décodeurs SCCC par rapport au schéma de base. La dernière contribution majeure est la proposition d’une nouvelle architecture énergétiquement efficace en agissant directement au niveau de l’algorithme de décodage. Le débit global du décodeur SCCC est alors augmenté de 294% par rapport au schéma de base. De plus, il permet d’économiser les ressources mémoire avec une efficacité allant jusqu’à 225%, ce qui en fait le schéma le plus économe en mémoire et le plus efficace sur le plan énergétique en utilisant jusqu’à 57% d’énergie en moins que le schéma de base.

Organisateur(s)

Dans le cadre de la co-accréditation de thèse d’IMT Atlantique au sein de l'école doctorale MATHSTIC

 

Mots-clés : SCCC, décodage itératif, parallélisme shuffled, implémentations parallèles, Turbo codes, ASD

Publié le 22.11.2022
 
 
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